IA-64

Das Design basiert auf einem Konzept dem Namen Explicitly Parallel Instruction Computing (EPIC) dem althergebrachten VLIW ähnelt jedoch eine Reihe von Verbesserungen Bei EPIC werden die Prozessorbefehle die keine haben und daher parallel ausgeführt werden können Hand vordefinierter Muster in Instruction Goups aufgeteilt und so an den Prozessor der dann an Hand seiner eigenen Fähigkeiten kann wie viele der theoretisch möglichen Instruktionsgruppen parallel ausgeführt werden. Die Idee dahinter ist bereits der Compiler feststellt wie viel Parallelität möglich ist dies entsprechend im Programmcode festhält und der die Pipelines später optimal auslasten kann je nach wie viele Anweisungen er tatsächlich parallel ausführen

Die Architektur versucht die Wartezeiten auf Speicher zu verringern indem für jeden Datentyp große Zahl Register auf dem Prozessor vorhanden So gibt es 128 64-Bit-Register für ganzzahlige sowie 128 82-Bit-Register speziell für Fließkomma-Daten. Dies mehr Informationen in den Registern zu halten jedesmal den langsamen Weg über Cache oder zu beschreiten wenn Daten benötigt werden.

Die Architektur verfügt weiterhin über einen Befehlssatz mit teilweise hoher Komplexität. So gibt unter Anderem besondere Prozessorbefehle für Multimedia- und Fließkomma-Operationen.

Immer wenn ein Funktionsaufruf passiert muss Prozessor alle gegenwärtigen Registerinhalte in den Stack schreiben und sie nach Beendigung wieder holen. Dies verursacht lange Wartezeiten und bremst Programmfluss aus. Das IA-64-Design reduziert diese Latenz diese Stack-Operationen auf den Registern selbst ausgeführt Die so genannte Register Stack Engine (RSE) behandelt die Fälle in denen Register und der Speicher synchronisiert werden müssen.

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