Itanium

Design

In einem traditionellen superskalaren Design untersucht eine komplexes Dekodierlogik jede bei ihrem Durchlauf durch die Pipeline . Man spricht von dynamischem Scheduling . Es wird geprüft welche Befehle parallel unterschiedlichen Einheiten ausgeführt werden können. Die Instruktionsfolgen A = B + C und D = F + G beeinflussen sich nicht gegenseitig sie können parallelisiert werden.

Die Vorhersage welche Befehle gleichzeitig ausgeführt können ist jedoch oft kompliziert. Die Argumente Instruktion hängen vom Resultat einer anderen ab nur wenn auch eine weitere Bedingung wahr Eine leichte Modifikation des obigen Beispiels führt auf diesen Fall: A = B + C; IF A==5 D = F + G . Hier sind die beiden Berechnungen weiter unabhängig aber die zweite Befehlsfolge benötigt das der ersten Berechnung um zu wissen ob überhaupt ausgeführt werden soll.

In diesen Fällen versucht die CPU Verwendung verschiedener Methoden das wahrscheinliche Ergebnis der vorherzusagen. Moderne CPUs erreichen dabei Trefferquoten von 90 %. In den restlichen 10 % Fälle muss nicht nur auf das Ergebnis ersten Berechnung gewartet werden sondern auch die bereits vorsortierte Pipeline gelöscht und neu aufgebaut Dies führt dazu dass etwa 20 % theoretischen Maximalrechenleistung des Prozessors verloren gehen.

Der Itanium geht das Problem ganz an er verwendet statisches Scheduling verlässt sich für die Sprungvorhersage also den Compiler . Dieser hat einen besseren Überblick über Programm. Außerdem kann man durch Testläufe ermitteln Sprünge wie oft genommen werden ( GCC bietet dazu beispielsweise die eher esoterischen fprofile-arcs und fbranch-probabilities ). Diese Informationen kann der Compiler verwenden bereits bei der Übersetzung des Programmcodes die zu treffen die sonst auf dem Chip Laufzeit getroffen werden müssten. Sobald dem Compiler ist welche Pfade genommen werden bündelt er ausführbare Instruktionen zu einer größeren Instruktion. Diese lange Instruktion wird in das übersetzte Programm Daher der Name VLIW ( Very Long Instruction Word "sehr lange Instruktionen").

Das Problem der effektiven Parallelisierung auf Compiler zu verlagern hat mehrere Vorteile. Zunächst kann der Compiler wesentlich mehr Zeit damit den Code zu untersuchen; diesen Vorteil hat Chip nicht da er so schnell wie fertig sein muss. Zweitens ist die Vorhersage-Kernlogik komplex und durch den neuen Ansatz lässt diese Komplexität enorm reduzieren. Der Prozessor muss Code nicht mehr untersuchen sondern löst die nur noch in kleinere Einheiten auf die dann an seine Funktionseinheiten weitergibt. Der Compiler daher so viel Parallelität wie möglich aus Programm holen und der Prozessor kann dann seinen Fähigkeiten (der Anzahl der parallelen Funktionseinheiten) Beste daraus machen.

Nachteil der Parallelisierung durch den Compiler die Tatsache dass das Laufzeitverhalten eines Programms notwendigerweise aus seinem Quellcode hervorgeht. Dies bedeutet auch der Compiler "falsch" entscheiden kann theoretisch häufiger als eine ähnliche Logik auf der (die CPU hat z. B. noch den dass sie sich in gewissen Grenzen merken welcher Sprung wie oft genommen wurde was Compiler ohne Testläufe nicht kann). Das Itanium-Design sich also stark auf die Leistung des Es wird also Hardware-Komplexität auf dem Mikroprozessor Software-Komplexität beim Compiler getauscht.

Implementation

Das Projekt einen praxistauglichen Itanium-Prozessor herzustellen noch immer. Ursprünglich sollte er 1997 erscheinen seitdem hatte sich der Zeitplan mehrfach verschoben bis im Jahr 2001 die erste Version mit dem Codenamen Merced ausgeliefert wurde. Angeboten wurden Geschwindigkeiten von und 800 MHz sowie Cache-Größen von 2 4 MB. Der Preis lag zwischen 1.200 ca. 4.000 US-Dollar. Die Leistung des neuen war enttäuschend. Im IA-64-Modus war er nur schneller als ein gleich getakteter x86 -Prozessor und wenn er x86-Code ausführen musste die Performance auf Grund der verwendeten Emulation etwa 1/8 der Leistung eines vergleichbaren x86-Prozessors Intel behauptete dann die ersten Itanium-Versionen seien "wirkliche" Veröffentlichung gewesen.

Das größte (aber nicht einzige) Problem Itanium ist die hohe Latenzzeit seines L3-Caches die tatsächlich nutzbare Cache-Bandbreite stark vermindert wird. war gezwungen für den nächsten Anlauf den auf dem Die zu integrieren. Gleichzeitig wurden die Latenzen primären und sekundären Caches bis nahe an Werte des Power4-Prozessors von IBM gesenkt der damals die niedrigsten Latenzzeiten Außerdem wurde der Front Side Bus des Itanium von 266 MHz bei Bit auf 400 MHz bei 128 Bit so dass sich die Systembandbreite verdreifachte.

Die Itanium-Chips der zweiten Generation (Itanium wurden im Juli 2002 vorgestellt. Im IA-64-Modus war die Integer-Leistung beste aller damals verfügbaren Proessoren und bei musste man sich nur dem Power4 geschlagen Den Prozessor gab es mit 1 GHz und 3 MB Cache sowie 900 MHz mit 1 5 MB Cache. Die x86-Performance zwar verbessert worden lag aber immer noch unter den Werten damals aktueller x86-Prozessoren; die des Itanium II ist in etwa mit eines schnellen Pentium II vergleichbar.

Etwa ein Jahr später wurde die Revision des Itanium II-Designs veröffentlicht. Neu im waren Prozessoren mit 1 5 GHz bei MB Cache 1 4 GHz mit 4 und 1 3 GHz mit 3 MB. 1 5 GHz-Version erreichte damals die höchsten und SpecInt-Werte eines in Serie gefertigten Einzelprozessors.

Die neuesten Mitglieder der Itanium-Familie (veröffentlicht 3. Quartal 2003 ) sind ein Low-Cost Itanium II mit 4 GHz bei 1 5 MB Cache eine stromsparende Version mit 1 GHz und 5 MB Cache. Ersterer zielt auf den Workstation - und Einstiegsserver-Markt letzterer auf Cluster bei denen niedriger Stromverbrauch und gute wichtig sind.

Obwohl es verschiedene Bemühungen gab die und x86-Code zu steigern bleibt der Itanium diesen Zweck im Allgemeinen zu langsam. Wie diese Fähigkeit ist ist umstritten - die Kunden kaufen keine Itanium-Systeme um x86-Code darauf Trotzdem plant Intel die Emulationseinheit für x86-Code eine von Digital's FX!32 für den Alpha-Prozessor Software-Lösung zu ersetzen. Man erhofft sich davon Ausführung und verringerte Chip-Komplexität. Software-Prozessoremulation hat ihre im Bereich Enterprise-Computing wo sie z. B. der VAX oder der S/390 zum Einsatz kommt.

Einige CPU-Linien wurden zu Gunsten des eingestellt. HP's Alpha-Prozessor und PA-RISC sollen auslaufen (Support wird ab 2003 für noch etwa fünf Jahre gewährt). SGI wollte seine MIPS-Architektur eigentlich ebenfalls einstellen die gegenwärtigen Pläne aber unklar. Es ist wahrscheinlich dass SGI unbestimmte Zeit noch zweigleisig fahren wird. SGI's entwickelt sich zwar gut aber die installierte IRIX -Basis ist bei SGI's Kunden noch immer

Seit der Auslieferung des Itanium II sich auch die Software-Unterstützung sehr verbessert. Zu portierten Betriebssystemen gehören HP-UX Linux und Microsoft Windows . An der IA-64-Portierung für OpenVMS und FreeBSD wird derzeit gearbeitet. HP plant seine Tru64 -Kunden zum Umstieg auf Itanium-Plattformen unter HP-UX bewegen anstatt Tru64 zu portieren.

Kritik

Zum einen zeigen sich die theoretischen des VLIW-Designs in Sachen verminderter Chip-Komplexität leider am tatsächlichen Prozessor. Der Itanium II hat 221 Millionen Transistoren die zusammen imposante 130 Watt Energie Für die gleiche Energie kann man einen Power-Prozessor mit vier Kernen betreiben. Durch die eines größeren L3-Caches wird sich die Transistorzahl erhöhen. Intel versucht derzeit dafür an anderer Schaltkreise zu sparen.

Die Entwicklung eines Compilers der dem erlaubt sein Potenzial auszuspielen hat sich als aber für gute Performance unabdingbar erwiesen. Obwohl dieser Richtung ständige Verbesserungen erreicht werden gilt Portierung von Software auf die Itanium-Architektur als schwierig.

Der nächste Schritt für die Itanium-Familie ein Itanium 2 mit 9 MB L3-Cache etwa 1 8 GHz sein. Danach wird das Jahr 2005 ein vom Power4 inspirierter Dualkern-Prozessor mit als einer Milliarde Transistoren erwartet auf den um das Jahr 2007 ein Chip mit Namen Tukwila folgt an dem viele Ingenieure des Alpha-EV8-Projekts mitarbeiten. Dieser Chip soll die Performance gegenwärtigen Itanium II um den Faktor zehn

Kritiker des Itanium-Prozessors haben ihm den Itanic gegeben. Intel wird in eine schwierige geraten sollte der Itanium-Prozessor ein Fehlschlag werden. Bedarf nach 64-Bit-Architekturen in Servern ist inzwischen groß und der Schritt 64 Bit auf dem Personal Computer gilt als eine Frage weniger Jahre.

Eine mögliche Bedrohung für Intels Architektur inzwischen AMD 's AMD64 . Sie folgt Intels früherer Vorgehensweise eine Architektur nach und nach zu erweitern erst 16-Bit 8086 zum 32-Bit 80386 und neueren ohne die Abwärtskompatibilität zu opfern. AMD64 erweitert 32-Bit x86-Architektur durch 64-Bit-Register und Kompatibilitätsmodi für 32-Bit- und 16-Bit-Software. Die Auslieferung von AMD64-Systemen Mitte 2003 . Die Performance dieser Opteron genannten Prozessoren ist sehr gut zum für Intel positioniert AMD diese Produktlinie aber Konkurrent zum 32-Bit Intel Xeon -Serverprozessor.

Ein Misserfolg des Itanium würde auch Rückschlag für Hersteller wie Hewlett-Packard und SGI bedeuten die ihre proprietären CPU-Architekturen zu des Itanium einstellen wollen.

Siehe auch: IA-64 IA-32 Mikroprozessoren von Intel

Bücher zum Thema Itanium

Dieser Artikel von Wikipedia unterliegt der GNU FDL.